台積電副總：5.5 倍光罩 CoWoS 進入量產、ABF 載板成記憶體後關鍵瓶頸
台積電（2330）先進封裝副總裁何軍 11 日公開表示，CoWoS 5.5 倍光罩尺寸已正式量產，產品良率穩定超過 98%，目標在 2029 年將 CoWoS 推進至 14 倍光罩尺寸。他同時指出，ABF 載板將成為繼記憶體之後，AI 封裝供應鏈最吃緊的下一個瓶頸，多源採購策略也難以解決。
CoWoS 三年產能翻三倍，5.5 倍光罩量產良率趨近完美
何軍透露，過去三年台積電 CoWoS 產能幾乎年年翻倍，目前全球共營運 10 座先進封裝廠，整體供給已相當接近客戶需求，但尚未完全滿足。他坦言，自己從 1990 年代便投身封裝產業，從未料想到先進封裝竟會在近年出現如此指數級的成長，CoWoS 甚至在台灣成為家喻戶曉的詞彙。
他笑稱，現在自我介紹極為簡單：「Hi, I’m the CoWoS guy（我就是搞 CoWoS 的那個人）。」
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在良率表現上，5.5 倍光罩尺寸 CoWoS 的量產成績相當亮眼，多家 AI 客戶產品長期維持在 98% 以上，部分甚至突破 99%，顯示台積電在超大面積封裝的製程控制能力相當具有水準。
（英特爾 EMIB-T 封裝良率近九成、成本僅 CoWoS 一半，台積電壓力浮現？）
SoIC 鍵合節距衝刺 4.5 微米、Chiplets 策略降本增效
在 CoWoS 持續擴大光罩尺寸的同時，台積電的 SoIC 混合鍵合（hybrid bonding）技術也同步推進。何軍說明，6 微米鍵合節距（pitch）去年已進入量產，預計 2029 年將進一步縮減至 4.5 微米，屆時可實現 A14 晶片直接疊加 A14 晶片的三維堆疊架構，互連密度超越傳統方案逾 50 倍，能源效率提升 5 倍。
在 Chiplets（可與其他 Die 結合為單一封裝裝置的小型矽晶片）策略上，何軍強調其價值不僅在於突破光罩尺寸限制，更在於允許類比電路與運算模組分離設計，讓客戶不必將所有功能全部遷移至最新製程節點，有效降低整體開發成本。
台積電現已導入演算法進行晶粒配對（die matching），篩選特性最相容的 Die 組合，在封裝層級進一步提升產品效能的一致性。何軍以「全球最大交友軟體」比喻自身角色：客戶提供複雜的配對演算法，台積電動用全球製造網路為每顆 Die 尋找最適合的「靈魂伴侶」，按時完成組裝交付。
何軍：封裝越做越大，品質要求須超越車規
隨著 AI 封裝尺寸急速擴張，傳統「只驗晶片與封裝本體」的做法逐漸失效。何軍指出，當 CoWoS 超過 3 倍光罩尺寸後，封裝與電路板、散熱結構及系統之間的交互作用漸趨複雜。為將大型 AI 系統的整體失效率控制在可接受的範圍，單一封裝元件的品質標準必須超越車用等級。
台積電為此推動 STCO（System-Technology Co-Optimization，系統技術協同優化）架構，要求晶片、封裝、基板、PCB 及散熱設計在量產前就協同最佳化，將實際系統的熱學、機械與可靠性邊界條件納入早期開發流程。
台積電的實際案例充分說明問題的嚴重性：同一顆晶片整合至不同系統後，部分產品出現元件驗證階段從未觀測到的 die-edge（裸晶邊緣）損傷，最終須與客戶共同調整 PCB 佈局、被動元件配置與製造流程。這種現象清楚說明，系統邊界條件已成為大尺寸 AI 封裝驗證的關鍵變數。
ABF 載板告急、多源採購策略反成雙面刃
何軍另外提到，未來幾年 AI 供應鏈將同時面臨記憶體與 ABF 載板的短缺壓力。客戶為搶佔基板產能，普遍採取多源採購策略，但不同供應商基板在熱膨脹係數與機械特性上的差異，正加劇系統整合交付時的共平面度（coplanarity）管控與良率難度，使多源策略成為一把雙面刃。
面對 AI 產品與技術每年迭代的速度壓力，台積電已將內部開發模式從「循序開發」轉型為「平行開發」，讓技術、製造與客戶團隊同步推進，客戶產品甚至可能在 test vehicle（測試載具）驗證完成前便已進廠，大量製程改善必須在量產週期內即時完成。
台積電同時承諾，將在量產前六個季度公告系統邊界條件並廣徵客戶回饋，確保技術在驗證當下即符合實際需求。何軍也呼籲整個產業透過 OCP（Open Compute Project）共建系統層級驗證標準與最佳實踐，結合早期機械模擬與後期實測數據，搭配協同供應鏈管理，共同加速 AI 產品的開發與量產進程。
（ABF 載板漲價潮要來了！味之素擬漲價 30%，台系載版三雄營收先創高）
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