英特爾的豪賭！14A2 製程傳評估雙面電源傳輸架構，劍指台積電龍頭地位
韓媒 Etnews 報導，英特爾（Intel）正在 1.4 奈米製程上進行一場豪賭。除了在基礎版 14A 製程採用「純背面電源傳輸（BSPDN）」技術外，也針對後續 14A2 製程評估引入同時運用正面與背面供電路徑的「雙面（Dual Side）混合架構」，對台積電 A14 與三星 SF2Z 的雙面夾擊做出回應。
（英特爾 18A-P 製程進入風險試產！劍指蘋果大單，挑戰台積電晶圓代工版圖）
英特爾 21 奈米線寬成技術瓶頸，nTSV 架構面臨危機
報導指出，英特爾的 1.4 奈米等級製程分兩階段推進：第一階段 14A 以金屬互連最小間距（M0 pitch）約 28 奈米為目標，搭配純 BSPDN 架構的 PowerDirect 技術；第二階段 14A2 則透過半節點式優化，將 M0 間距進一步壓縮至約 21 奈米，密度目標相較現有 18A 製程提升 1.3 倍，以追趕台積電 N2/A14 及三星 SF2Z。
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然而，21 奈米的線寬目標正成為現有架構的物理瓶頸。當金屬線寬細化至 21 奈米以下，互連電阻呈指數級上升，原本為 BSPDN 設計的奈米矽穿孔（nTSV）基礎設施，已無法單獨承受電晶體運作所需的電流密度，進而導致電壓驟降，損害晶片的功耗效率與效能穩定性，可以說是良率殺手。
雙面混合架構是工程突破，還是不得已的妥協？
面對上述物理限制，英特爾採取了「混合式」解法：以背面電源傳輸網路維持主要供電路徑，同時將部分正面金屬互連層重新分配，承擔輔助電源訊號與時脈分配任務，業界對此解讀「這是妥協的產物，是為了擠出 21 奈米製程規格而生。」
此舉的代價是互連設計複雜度的大幅提升。正背面訊號路徑的協同規劃、時序收斂與良率管控難度，遠超過單一面電源傳輸架構。然而，若英特爾能夠成功駕馭這套混合架構並達成目標良率，14A2 所能提供的晶片密度與功耗表現，至少在紙面規格上仍具備與台積電 A14 正面競爭的基礎。
放眼台積電、三星：英特爾 14A 製程正式量產仍待 2029 年
依現有路線圖，英特爾 14A 製程預計 2028 年進入風險性生產，2029 年達到正式量產規模。為推進外部客戶導入，英特爾計劃於今年 10 月發布 14A 製程設計套件（PDK）0.9 版，並在未來 18 個月內完成主要 Fabless 客戶的訂單鎖定。
然而此時，台積電已在 2025 至 2026 年間完成 2 奈米（N2）製程的穩定量產，並配合最大客戶蘋果的產品發布節奏如期完成市場進入。更關鍵的是，等到英特爾 14A 於 2028 年啟動風險性量產，台積電的真正 1.4 奈米製程（A14）預計屆時已向市場出貨成品。
三星電子則計劃提前一步，於 2027 年商業化 SF2Z。SF2Z 是一款在成熟 2 奈米閘極全環（GAA）架構之上疊加 BSPDN 技術的強化製程。就時間軸而言，英特爾對兩大競爭對手的落差，至少相當於一個完整製程世代。
業界憂：英特爾的技術風險堆疊遠超三星，Fabless 訂單將是最關鍵試金石
業界人士認為，英特爾過去在 20A 與 18A 製程上引入 GAA 電晶體與 BSPDN 兩項革新技術，至今仍在與良率瓶頸纏鬥。如今又在 14A2 導入雙面供電架構，恐怕會疊加技術風險，直言三星的風險相較之下或許更加可控：
三星 SF2Z 只是在已於 3 奈米節點驗證成熟的 GAA 結構上額外導入 BSPDN，技術變數單一，良率曲線的收斂速度理論上將更快。
對此，Citrini 分析師 Jukan 指出：「若英特爾的策略轉型成功，有望挑戰台積電龍頭地位；若失敗，則可能引發災難性的良率崩潰與客戶出走，重蹈三星晶圓代工廠當年衰退的覆轍。」他直言這是一場相當大膽的豪賭。
英特爾眼下的優先要務，是在 14A PDK 發布後的關鍵 18 個月窗口內，取得頂尖 Fabless 客戶的正式訂單，這將是英特爾晶圓代工業務復甦成色最重要的第一道指標。
風險提示
加密貨幣投資具有高度風險，其價格可能波動劇烈，您可能損失全部本金。請謹慎評估風險。
