錢進面板級封裝！日月光打入AMD Venice拚2027量產、力成赴星設廠獲准
面板級封裝（PLP）正從技術驗證走進實際投資階段，研究機構 SemiAnalysis 發文，半導體封測龍頭日月光（3711）已展示為 AMD 次世代 Venice CPU 打造的 PLP 方案，初期量產目標定在 2027 年第一季。同時，經濟部投審會 28 日也核准力成（6239）赴新加坡設廠，投資 4 億美元推進面板級先進封裝、組裝與最終測試代工業務。
什麼是面板級封裝 PLP？「方」比「圓」更有效率
傳統先進封裝多以圓形晶圓（如 300 mm）為載板，但要在圓形上排放方形的晶片或中介層，邊角勢必有閒置與損耗。PLP 改用大型方形面板，單批次可處理的封裝數量更多，材料利用率更高，也能透過規模經濟降低單位封裝成本。
隨著 AI 加速器與高速網通晶片的封裝面積、訊號傳輸與散熱要求持續升高，PLP 被視為先進封裝的重要發展方向。台積電也已表態，下一代封裝競爭將從 CoWoS 逐步轉向面板級的 CoPoS，並已著手建立供應鏈生態系。
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不過，大面積翹曲控制、製程均勻性、精密對位與良率提升，仍是 PLP 能否走向量產的關鍵挑戰。
（台積電攜群創、Ibiden 衝刺 CoPoS！「玻璃基板」成面板級封裝 PLP 關鍵材料）
日月光打入 AMD Venice：2027 Q1 初期量產，成本效益才剛起步
SemiAnalysis 指出，日月光與子公司矽品已與 AMD 合作，在 Venice 上導入第二代扇出型嵌入式橋接（Fan-Out Embedded Bridge, FOEB）技術。初期量產目標為 2027 年第一季，規模可能有限，地點推測為高雄廠區。
數字上，以 310 × 310 mm 的面板計算，扣除邊緣損耗後可容納 25 個 Venice 中介層，傳統 300 mm 圓形載板則為 22 個，總封裝數量約增加 14%。Venice 的中介層為 2.7 倍光罩尺寸，該增幅被 SemiAnalysis 定位為面板級中介層的「技術起點」。
SemiAnalysis 認為，真正的降低成本的部分在更大的中介層，以 9.5 倍光罩尺寸為例，每片面板可產出 9 個，晶圓僅 4 個，差距拉大到約 2.25 倍。不過要走到這一步，還仍待更大光罩尺寸與更大面板所需的設備走向成熟。
力成砸 4 億美元赴星設廠獲准，博通也跟上
另一方面，投審會已核准力成攜手博通投資設立 XCIP TECHNOLOGIES，業務涵蓋面板級先進封裝、組裝與最終測試代工。力成過去以 DRAM、NAND Flash 等記憶體封測為主，近年積極拓展先進封裝、 FOPLP 與異質整合，以降低對記憶體景氣循環的依賴，這次則把 PLP 列為戰略重點。
博通近年持續擴大客製化 AI 加速器與高速交換器晶片業務，雲端大廠加碼 ASIC，也帶動先進封裝產能與供應鏈分散的需求。若力成順利建立 PLP 量產能力，有機會從記憶體封測廠，延伸到 AI ASIC 與高階邏輯晶片的供應鏈。
（力成砸百億結盟博通，狂買庫藏股留才，拆解封測大廠的護盤底氣與現金流真相）
台積電衝刺 CoPoS！PLP 供應鏈成形
PLP 不只是封測廠的賽道，台積電除了推進 CoPoS，也與日本基板大廠 Ibiden、群創啟動玻璃基板三方驗證，此前報導指出，測試樣品相較傳統有機基板，封裝翹曲改善 16%，熱膨脹係數降低 19%。
台積電也強調，面板級封裝預計最快 2027 年完成研發、2028 年問世，且以 OSAT 合作夥伴為主導。換言之，晶圓代工龍頭、載板與面板廠、封測廠都在同步卡位，落地時間表大致集中在 2027 至 2028 年。
（輝達傳要求兩年內完成玻璃基板開發！台灣基板廠發力，看好 2028 年落地）
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