放眼 AI 晶片封裝大尺寸化趨勢：英特爾 EMIB-T 大於台積電 CoWoS？
AI 晶片為追求更高效能，正把越來越多的運算晶片與 HBM（高頻寬記憶體）塞進同一個封裝，封裝尺寸也跟著膨脹。英特爾晶圓代工封裝部門理事李圭午預告，未來 AI 晶片的封裝尺寸有望從目前的 120×120mm 擴大到 240×240mm，而「晶片大尺寸化」將成為自家先進封裝技術 EMIB-T 的成長引擎，與台積電（TSMC）的 CoWoS 正面交鋒。
AI 晶片越做越大：EMIB 橋接器用量翻倍成長
韓媒 ZDNet 報導，李圭午於 11 月 4 日在韓國釜山舉行的 ISMP 2026 上，說明了這項預測。他指出，下一代 AI 晶片為了達成更高效能，必須整合更多運算晶片與 HBM，而每顆晶片之間都需要連接，橋接器的數量也就隨之增加。英特爾提出的三個世代對照如下：
- 今年已商用的 AI 晶片：封裝最大 120×120mm、搭載 12 顆 HBM，使用 20 個以上 EMIB 橋接器。
- 目前開發中的 AI 晶片：封裝達 120×180mm 以上、搭載 16 顆以上 HBM，使用 38 個以上橋接器。
- 英特爾預期的未來 AI 晶片：封裝擴大到 240×240mm、搭載 32 顆以上 HBM，使用 70 個以上橋接器。
簡單粗估，240×240mm 的封裝面積約為 120×120mm 的 4 倍，橋接器數量則從 20 多個增至 70 多個，增幅約 3.5 倍。換言之，封裝每放大一級，EMIB 的用量就會成倍增加，這正是英特爾看好自己能從 AI 晶片大面積化中受惠的原因。
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EMIB 是什麼？矽橋接器取代整片中介層、晶圓利用率達 90%
目前業界要把 HBM 與運算晶片整合在同一個封裝中，主流作法是在下方墊一片薄薄的矽中介層（silicon interposer），讓各晶片的電路以更高密度互連，這種作法通常稱為「2.5D 封裝」。EMIB 全名為「嵌入式多晶片互連橋接」，是英特爾自行開發的技術，不使用整片中介層，而是只在晶片與晶片需要高密度連接的位置，嵌入小片的矽橋接器。
英特爾主張，這種「只在必要處放矽」的設計，成本效率比中介層更高：中介層的晶圓利用率約為 60%，橋接器則可達 90% 以上。
（英特爾 EMIB-T 封裝良率近九成、成本僅 CoWoS 一半，台積電壓力浮現？）
EMIB-T 加入 TSV 供電通道：Google、亞馬遜傳採用
在 EMIB 之中，最受市場關注的是 EMIB-T：它在橋接器內加入矽穿孔（TSV），打造出電力傳輸的通道。報導指出，市場對 EMIB-T 的評價相當正面，Google、亞馬遜（Amazon）等大型科技業者都傳出計劃將 EMIB-T 用於自家 AI 晶片。
李圭午表示，EMIB-T 只在需要的位置配置高密度矽，因此能彈性因應晶片大型化的需求；若考量 AI 晶片的效能，每個橋接器都搭載 TSV 將會成為趨勢。若英特爾的預測成真，橋接器的用量成長，將與 TSV 版本的普及綁在一起。
（英特爾 EMIB 成台積 CoWoS 強力競爭對手！優異良率獲 Google、聯發科青睞）
英特爾與台積電正面交鋒，但 240×240mm 仍是遠景
EMIB 之所以受到注目，在於它被視為台積電 CoWoS 以外的替代選項。鏈新聞先前報導，英特爾 EMIB 已在 Google TPU 專案中通過良率與效能驗證，聯發科也因此加速轉向封裝多元化。在台積電 CoWoS 產能長期供不應求的背景下，EMIB 已成為不可忽視的競爭者。
不過，要說 EMIB-T「勝過」CoWoS 仍言之過早。首先，70 個橋接器、240×240mm 都是英特爾對未來的預測，並未公布量產時程，也沒有良率、翹曲等大面積封裝的實際數據。其次，台積電並非只有整片中介層一條路，其 CoWoS-L 同樣導入以橋接為核心的局部矽互連（LSI）設計。
整體來看，AI 晶片大尺寸化的趨勢，確實為橋接式封裝創造了更大的用量空間，也讓英特爾有機會在先進封裝市場分一杯羹；然而，量產良率能否維持、Google、亞馬遜等雲端業者是否採用，仍是變數之一。
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