台積電 A16 背面供電技術領先英特爾、三星！電源效能良率為何成關鍵戰場？
韓媒 Etnews 報導，台積電已成功開發並驗證搭載「超級電源軌（SPR）」背面電源傳輸網路的 A16 製程平台，成為業界首家在 Angstrom 級製程上同時實現背面電源供應（BSPDN）技術，並完整保留既有設計生態相容性的晶圓代工廠。其技術優勢已獲市場最大 AI 晶片客戶認可，NVIDIA 次世代 AI 加速器平台 Feynman 確認採用該製程。
技術解析：背面供電為何是 Angstrom 製程的核心戰場？
報導指出，隨著半導體製程推進至 Angstrom 尺度（2 奈米以下），傳統晶片架構中電源配線與訊號配線共用正面空間的設計，已逼近物理極限。兩類配線在極度受限的空間內相互干擾，引發配線壅塞（routing congestion）、互連電阻升高導致電壓驟降等問題，會損害晶片的效能穩定性與功耗效率。
BSPDN 技術的核心邏輯，是將供電路徑分離至晶片背面，讓正面空間專用於訊號傳輸，在架構上消除兩類配線的空間競爭。然而，實現路徑至關重要。傳統做法需要修改電晶體排列方式或 Cell 架構，致使既有的 Cell Library 與設計工具流程必須部分重建。這不僅會提高客戶的導入門檻，也會讓製程在量產初期需要更長的良率爬坡週期。台積電 A16 的突破，在於它找到了一條同時繞開兩道成本的路。
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台積電 A16 為何重要？SPR 背面供電兼顧效能與良率優勢
台積電 A16 採用的 SPR 技術，將電源路徑完全移至晶片背面，並透過專用背面接點（VB）直接對每顆電晶體的 Source 端與 Drain 端供電，實現電源與訊號路徑的完整分離。
SPR 的好處在於整個過程中，正面的閘極結構、Cell 尺寸與佈局面積幾乎維持不變，完整保留了 N2P 的閘極密度與 NanoFlex 設計彈性。
對 NVIDIA、Apple 等已在 N2/N2P 生態系深度整合設計資源的大型客戶而言，升級至 A16 幾乎不需要重寫既有 Cell Library 或設計流程，就能享受背面供電帶來的效能紅利。
在數據上，相較於 N2P，A16 能在相同功耗下將運算速度提升 8% 至 10%，或在相同速度下降低功耗 15% 至 20%，晶片密度則同步提升 8% 至 10%。三項指標的同步改善，對需要同時兼顧高運算吞吐量與嚴格功率上限的 AI 加速器與 HPC 晶片設計客戶，具有強大的商業吸引力。
英特爾與三星的困境：設計斷層、風險堆疊與時程落差
相較之下，英特爾在 BSPDN 路線上則面臨挑戰。英特爾 PowerVia 技術在測試驗證階段，因需調整 Pin 數配置、放寬金屬 Pitch 並重新設計 Cell 架構，設計生態系的斷層恐難以迴避。
另外，後續 14A2 製程 21 奈米線寬目標因遭遇物理瓶頸，英特爾也被迫評估探索同時運用正面與背面供電路徑的「雙面混合架構」，技術堆疊的良率風險也遠超台積電的單一 BSPDN 路線。
在量產時程上，英特爾 14A 最快 2028 年進入小部分量產、2029 年放量，與台積電 A16 今年第四季啟動量產相比，落差至少三年。三星電子的 SF2 製程同樣規劃導入 BSPDN，但業界研判其路線與英特爾相近，同樣無法迴避設計生態系重構的問題。
（英特爾的豪賭！14A2 製程傳評估雙面電源傳輸架構，劍指台積電龍頭地位）
NVIDIA Feynman 採用台積電 A16 製程，拼 2028 量產
台積電 A16 的技術優勢，最終在市場端獲得最有力的背書。NVIDIA 次世代 AI 加速器平台 Feynman 預計採用台積電 A16 製程，並首次大規模導入 CPO 與 SoIC 三維堆疊技術，目標鎖定 2028 年下半年量產。
在業界對各家 BSPDN 技術路線仍在評估之際，NVIDIA 作為台積電的長期合作夥伴已率先選邊站，對 A16 製程給出相當有力的市場認可。
（NVIDIA Feynman 採台積電 A16 製程、首次導入 CPO 加速光互連 2028 放量）
業界人士指出，Angstrom 製程時代的競爭早已超越單純的電晶體密度比拼，演變為製程技術能力與設計生態系深度的雙軌競爭。台積電 A16 的護城河，不只在於率先將 BSPDN 技術推向量產，更在於以幾乎零設計改動的代價，將這項技術打進業界最成熟的設計生態系。
在英特爾與三星仍在路線抉擇與良率維持的當下，台積電的領先幅度已不僅是技術指標上的差距，已成為產業生態系難以撼動的強大優勢。
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